Im PCB-Design sind das unscheinbare Via und die durchkontaktierte Bohrung (PTH) grundlegende Elemente, dennoch ist ihre falsche Anwendung eine Hauptursache für Feldausfälle, thermische Probleme und Signalverschlechterung. Obwohl die Begriffe oft synonym verwendet werden, erfüllen PTHs und Vias unterschiedliche elektrische, mechanische und thermische Zwecke. Ihre Verwechslung führt zu ineffizienten Designs, erhöhten Kosten und beeinträchtigter Zuverlässigkeit. Dieser Leitfaden, basierend auf 25 Jahren Fertigungskompetenz von Jerico, bietet einen definitiven Vergleich. Wir gehen über grundlegende Definitionen hinaus und untersuchen, wie fortschrittliche Via-Technologien – von gefüllten Vias für Hochstromanwendungen bis hin zu Mikrovias für HDI – entscheidend sind, um moderne Herausforderungen in der Leistungselektronik, Automobilsystemen und Hochgeschwindigkeitskommunikation zu lösen.
Der entscheidende Unterschied: Durchkontaktierte Bohrung (PTH) vs. Via
Das Verständnis des kernfunktionalen Unterschieds zwischen einem PTH und einem Via ist der erste Schritt zu hervorragendem Design for Manufacturing (DFM). Die Wahl wirkt sich auf alles aus, von der Montageausbeute bis zur langfristigen Zuverlässigkeit.
| Merkmal | Durchkontaktierte Bohrung (PTH) | Via (Durchgangs-, Blind-, Buried-Via) | Praktische Design-Implikation |
|---|---|---|---|
| Hauptfunktion | Bauteilmontage & Elektrische Verbindung. Entwickelt, um Through-Hole-Technology (THT)-Bauteile wie Steckverbinder, große Kondensatoren oder Leistungsbauelemente mechanisch zu sichern und elektrisch zu verbinden. | Nur Zwischenschicht-Elektrische Verbindung. Dient ausschließlich als leitfähiger Pfad zwischen verschiedenen Lagen der Leiterplatte. Wird nie für Bauteilanschlüsse verwendet. | Die Verwendung eines Vias zur Bauteilmontage führt zum Ausfall.Der Außenring ist nicht für mechanische Belastung ausgelegt, und Lotaufstieg kann Unterbrechungen verursachen. Spezifizieren Sie in Ihrer CAD-Bibliothek immer PTHs für THT-Bauteile. |
| Typische Größe & Aspektverhältnis | Größerer Durchmesser (z. B. 0,8 mm – 2,0 mm). Das Aspektverhältnis (Plattendicke/Bohrungsdurchmesser) wird typischerweise unter8:1gehalten für zuverlässige Beschichtung. | Kleinerer Durchmesser (z. B. 0,2 mm – 0,5 mm für Durchgangsvias). Mikrovias können ≤0,1 mm sein. Aspektverhältnisse für Durchgangsvias werden ebenfalls handhabbar gehalten, während Mikrovias sehr niedrige Aspektverhältnisse aufweisen. | PTHs beanspruchen mehr Fläche.Die Verwendung eines großen PTH, wo ein kleines Via ausreichen würde, verschwendet wertvolle Routing-Fläche, besonders bei dichten Designs, was die Lagenzahl und Kosten unnötig erhöht. |
| Fertigung & Kostenfokus | Erfordert präzise Lochgrößenkontrolle für die Bauteilpassung.Kostentreiber:Bohren größerer Löcher und Sicherstellung der Beschichtungsintegrität für mechanische Festigkeit. | Fokus auf Beschichtungszuverlässigkeit für Leitfähigkeit.Kostentreiber:Laserbohren für Mikrovias/HDI, zusätzliche Laminierungsschritte für Blind-/Buried-Vias. | Optimieren Sie für die Funktion.Verwenden Sie für reines Routing das kleinste zuverlässige Via. Für Bauteile verwenden Sie ein korrekt dimensioniertes PTH. Jericos kostenloser DFM-Check markiert diesen häufigen Fehler. |
| Thermische & Strom-Rolle | Kann erheblichen Strom/Wärme über den Bauteilanschluss selbst leiten. Das PTH-Fass bietet zusätzliche thermische Masse. | Primäres Wärmemanagement-Werkzeug (Thermal Vias). Die Strombelastbarkeit ist durch die dünne Fassbeschichtung begrenzt, sofern nicht speziell konstruiert (z. B. gefüllte Vias). | Zum Wärmeableiten sind Arrays von Thermal Vias unter einem Pad effektiver als ein einzelnes PTH.Für hohe Ströme sind spezielle gefüllte Vias oder mehrere parallele Vias erforderlich. |
Warum Fehler teuer werden: Praxisnahe Szenarien
- Szenario 1 (Zuverlässigkeitsausfall):Ein Designer verwendet ein Standard-Via zur Montage eines Stiftleisten-Pins. Beim Wellenlöten zieht Lot das Via-Fass hoch und hinterlässt einen Hohlraum in der Lötstelle. Vibration im Feld führt zu Rissen in der spröden Lötstelle.Grundursache:Via als PTH verwendet.
- Szenario 2 (Kosten- & Leistungsauswirkung):Um „sicher zu gehen“, verwendet ein Designer 0,8-mm-PTHs für alle Lagenwechsel auf einer 16-Lagen-Digitalplatine. Dies verbraucht 30% mehr Routing-Fläche, erzwingt einen Wechsel von einem 8-Lagen- auf ein 10-Lagen-Aufbau, erhöht die Platinenkosten um 25% und fügt Hochgeschwindigkeitsleitungen unnötige parasitäre Induktivität hinzu.Grundursache:Übermäßige Verwendung von PTHs, wo Vias angebracht gewesen wären.
Fortschrittliche Via-Technologien: Lösungen für Hochstrom-, Wärme- und HDI-Herausforderungen
Sobald der grundlegende PTH/Via-Unterschied beherrscht wird, besteht die nächste Stufe darin, denrichtigen Typvon Via für Ihre elektrischen und thermischen Anforderungen auszuwählen und zu spezifizieren. Standard-Durchgangsvias sind für fortgeschrittene Anwendungen oft unzureichend.
1. Die Hochstrom- & Wärmelösung: Gefüllte und Verschlossene Vias
In der Leistungselektronik (EV-Ladegeräte, Motorantriebe) und bei Hochleistungs-LED-Anwendungen sind Standard-Via-Fässer ein Engpass für Strom und Wärme. Ein Via mit 0,3 mm Durchmesser und 25 μm Kupferwand hat einen Gleichstromwiderstand von mehreren Milliohm und begrenzte thermische Masse.
Jericos Technische Lösung:Wir bietenVia-Füllung und Kupfer-Verschluss (Copper Plugging)als Kernkompetenz an, oft integriert mit unsererSchwermetall-Kupfer-LeiterplatteTechnologie.
- Wärmeleitfähige Epoxidfüllung:Vias unter Leistungsbauteilen werden mit einem speziellen Epoxidharz gefüllt. Dies1)verhindert Lotaufstieg während der Montage,2)bietet einen direkten Wärmepfad zu Innenlagen oder der gegenüberliegenden Seite, und3)fügt mechanische Unterstützung hinzu.
- Kupferverschlossene Vias (VIPPO):Für die ultimative Stromtragfähigkeit und Wärmeleitfähigkeit werden Vias vollständig mit Kupfer elektroplattiert verschlossen. Dies schafft eine massive Kupfersäule durch die Platine, reduziert den Widerstand um über 50% und wirkt als hervorragende Wärmesäule. Dieser Prozess ist entscheidend fürIPC Klasse 3und zu denIATF 16949konforme Automobilplatinen, bei denen langfristige thermische Zyklenzuverlässigkeit nicht verhandelbar ist.
Leistungsdaten:Für ein 0,3-mm-Via in einer 1,6-mm-Platine mit 5A DC:
•Standard-Via:~4,2 mΩ Widerstand, ~0,8°C/W Wärmewiderstand.
•Kupferverschlossenes Via:~1,8 mΩ Widerstand, ~0,3°C/W Wärmewiderstand.
Dies bedeutet~60% geringere Verlustleistungund zu den~60% bessere Wärmeübertragung, was eine höhere Leistungsdichte oder erhöhte Zuverlässigkeit ermöglicht.
2. Die HDI- & Signalintegritätslösung: Mikrovias und Blind-/Buried-Vias
Für Hochgeschwindigkeits-Digitaldesigns (Server-Motherboards, FPGA-Boards) und platzbeschränkte Geräte (Smartphones, Wearables) sind herkömmliche Durchgangsvias ein großes Hindernis. Sie durchdringen alle Lagen und erzeugen lange parasitäre „Stubs“, die wie Antennen wirken, Signale reflektieren und die Integrität bei Multi-Gigabit-Raten verschlechtern.
Jericos HDI-Expertise:UnsereHDI-LeiterplatteDie Fertigung nutzt lasergeschnittene Mikrovias und sequentielle Laminierung, um präzise Verbindungen aufzubauen.
- Mikrovias (⌀ ≤ 0,15 mm):Per Laser gebohrt, verbinden diese nur zwei benachbarte Lagen (z. B. L1-L2 oder L2-L3). Sie eliminieren Stubs vollständig und reduzieren parasitäre Kapazität und Induktivität drastisch.
- Blind- und Buried-Vias:Blind-Vias verbinden eine äußere Lage mit einer inneren Lage, gehen aber nicht durch die gesamte Platine. Buried-Vias verbinden nur innere Lagen. Diese Strukturen, aufgebaut durch sequentielle Laminierung, geben 100% der Routing-Fläche auf den Lagen frei, die sie nicht verbinden, und ermöglichen so eine höhere Bauteildichte.
Auswirkung auf die Signalintegrität:Das Ersetzen eines Durchgangsvias in einem 10-Lagen-, 100-Ohm-Differenzpaar durch eine stub-lose Mikrovia-/Blind-Via-Kombination kann die Einfügungsdämpfung bei 10 GHz um 0,5-1,0 dB verbessern und unerwünschte Resonanzen erheblich reduzieren, was eine sauberere Datenübertragung für Protokolle wie PCIe 5.0 oder 112G SerDes ermöglicht.
Der Jerico-Vorteil: Vom Design-Review zur zertifizierten Zuverlässigkeit
Die Spezifikation der richtigen Via-Technologie ist zwecklos, wenn Ihr Hersteller sie nicht mit Präzision und Wiederholbarkeit ausführen kann. Jerico überbrückt die Kluft zwischen Designabsicht und gefertigter Realität.
Werksdirekte DFM-Partnerschaft
Alswerksdirekter Hersteller, unsere Ingenieure prüfen Ihr Design vor der Werkzeugerstellung. Wir prüfen nicht nur Regeln; wir liefern umsetzbares Feedback:
- „Ihr 0,2-mm-Via in der 2,4-mm-Stromlage hat ein Aspektverhältnis von 12:1. Für zuverlässige Kupferabscheidung gemäß IPC-6012 empfehlen wir, die Lochgröße auf 0,25 mm zu erhöhen oder ein Via-in-Pad mit Füllung zu verwenden.“
- „Das Thermal-Via-Array unter dem QFN kann von einem 3×3-Raster mit Standard-Vias auf ein 2×2-Raster mit kupferverschlossenen Vias für gleichwertige Leistung optimiert werden, was Platz spart.“
Zertifizierter Prozess, garantierte Zuverlässigkeit
UnsereIATF 16949und zu denIPC Klasse 3Die Verpflichtungen werden direkt auf die Via-Bildung angewendet:
- Kontrollierte Beschichtungsdicke:Wir stellen sicher, dass das Kupfer im Via-Fass die Anforderungen der IPC-Klasse 3 erfüllt oder übertrifft (typischerweise ≥20 μm), verifiziert durch Querschnittsanalysen.
- Materialkompatibilität:Für Hochfrequenz- oderkeramikbasierte Leiterplattenverwenden wir kompatible Füllmaterialien und Prozesse, die die Wärmeausdehnungskoeffizienten (CTE) berücksichtigen, um Risse im Via-Fass zu verhindern.
- Keine Mindestbestellmenge, Schnelles Prototyping:Testen Sie Ihre fortschrittlichen Via-Strategien mit unserem1-Stück-Auftragund zu den24-Stunden-SchnelllieferungService. Validieren Sie die Leistung, bevor Sie sich für Volumen entscheiden.
Optimieren Sie Ihre Via-Strategie mit einer kostenlosen DFM-Analyse
Lassen Sie das Via-Design nicht zur Nebensache werden. Reichen Sie Ihre Designdateien für eine umfassende Prüfung durch das Jerico-Ingenieurteam ein. Erhalten Sie einen detaillierten Bericht über Strombelastbarkeit, thermische Leistung und Fertigbarkeit jedes kritischen Vias und PTH in Ihrem Design.
Laden Sie Ihre Gerber-Datei für einen kostenlosen Via-DFM-Check hochVia- & PTH-Design: Experten-FAQ
Eine einfache Faustregel ist für Hochstromdesigns unzureichend. Die Strombelastbarkeit hängt ab von:
- Querschnittsfläche des Kupferfasses:I_max ∝ (π * d * t), wobei d der fertige Lochdurchmesser und t die Beschichtungsdicke ist.
- Zulässige Temperaturerhöhung:Ein üblicher Standard ist ein Anstieg von 10°C. Der Wärmewiderstand des Vias zu den Ebenen/Umgebung ist entscheidend.
- Anzahl der parallelen Vias:Für einen Strom von 5A ist die Verwendung von 2-3 parallelen Standard-Vias oft sicherer und zuverlässiger als ein einzelnes großes Via.
Beide Techniken zielen darauf ab, den ungenutzten Via-Stub für die Signalintegrität zu entfernen, unterscheiden sich jedoch grundlegend:
- Blind-/Buried-Vias (HDI):Sie werden während der sequentiellen Laminierung aufgebaut underzeugen physisch keinen Stub. Dies ist die sauberste Lösung mit höchster Leistung, fügt aber Kosten und Komplexität hinzu. Ideal für Designs mit sehr hoher Verdrahtungsdichte (HDI) und die schnellsten Signale (>25 Gbit/s).
- Backdrilling:Ein sekundärer Bohrvorgang entfernt den leitfähigen Stub aus einem Standard-Durchgangs-Via nach der Beschichtung. Es ist einekostengünstige Alternative für dickere Platinen mit weniger Lagenbei denen HDI sonst nicht benötigt wird. Es hinterlässt jedoch einen nicht leitfähigen Luftspalt im Loch, der Schadstoffe einfangen kann und nicht für alle Zuverlässigkeitsstandards akzeptabel ist (z. B. einige Automobilanwendungen).
Die Einhaltung der IPC-Standards ist die Grundlage für Zuverlässigkeit. Zu den wichtigsten Standards gehören:
- IPC-6012: Qualifikations- und Leistungsspezifikation für starre Leiterplatten.Definiert die Annehmbarkeit für Beschichtungsdicke (z. B. Klasse 3 erfordert mindestens 20 μm im Loch), Hohlräume und Lochwandintegrität. Dies ist die übergeordnete Qualitätsspezifikation.
- IPC-A-600: Annehmbarkeit von Leiterplatten.Das visuelle Gegenstück zu IPC-6012, mit Bildern, die akzeptable vs. defekte Zustände für Vias und PTHs definieren (z. B. Beschichtungsnarben, Risse, Rauheit).
- IPC-4761: Design-Leitfaden für den Schutz von Leiterplatten-Via-Strukturen.Behandelt Via-Abdeckung (Tenting), Füllung und Verschlussmethoden zum Schutz vor Kontamination und Lotaufstieg.
- IPC-7093: Design- und Montageprozessimplementierung für BGAs.Enthält wichtige Informationen zum Via-in-Pad-Design, das für moderne Bauteile entscheidend ist und oft gefüllte Mikrovias erfordert.
