Im PCB-Design sind das unscheinbare Via und das Plated Through Hole (PTH) grundlegende Elemente. Dennoch ist ihre falsche Anwendung eine Hauptursache für Ausfälle im Feld, thermische Probleme und Signalverschlechterung. Obwohl oft austauschbar verwendet, erfüllen PTHs und Vias unterschiedliche elektrische, mechanische und thermische Zwecke. Ihre Verwechslung führt zu ineffizienten Designs, überhöhten Kosten und beeinträchtigter Zuverlässigkeit. Dieser Leitfaden, der auf 25 Jahren Fertigungsexpertise von Jerico basiert, bietet einen umfassenden Vergleich. Wir gehen über grundlegende Definitionen hinaus und untersuchen, wie fortschrittliche Via-Technologien – von gefüllten Vias für Hochstromanwendungen bis hin zu Microvias für HDI – entscheidend für die Lösung moderner Herausforderungen in der Leistungselektronik, Automobilsystemen und Hochgeschwindigkeitskommunikation sind.
Die kritische Unterscheidung: Plated Through Hole (PTH) vs. Via
Das Verständnis des grundlegenden funktionalen Unterschieds zwischen einem PTH und einem Via ist der erste Schritt zur Exzellenz im Design for Manufacturing (DFM). Die Wahl beeinflusst alles, von der Ausbeute bei der Montage bis zur langfristigen Zuverlässigkeit.
| Merkmal | Plated Through Hole (PTH) | Via (Durchkontaktierung, Sackloch, vergrabene Durchkontaktierung) | Praktische Designauswirkung |
|---|---|---|---|
| Hauptfunktion | Montage von Bauteilen & elektrische VerbindungEntwickelt, um Through-Hole-Technology (THT)-Bauteile wie Steckverbinder, große Kondensatoren oder Leistungsbauelemente mechanisch zu sichern und elektrisch zu verbinden. | Nur elektrische Verbindung zwischen den LagenBietet ausschließlich einen leitenden Pfad zwischen verschiedenen Lagen der Leiterplatte. Niemals für Bauteilleiter verwendet. | Die Verwendung eines Vias zur Montage eines Bauteils führt zum Scheitern. Der Ring wird nicht für mechanische Belastungen ausgelegt, und Lötzinnaufstieg kann Unterbrechungen verursachen. Geben Sie in Ihrer CAD-Bibliothek immer PTHs für THT-Teile an. |
| Typische Größe & Seitenverhältnis | Größerer Durchmesser (z. B. 0,8 mm – 2,0 mm). Das Seitenverhältnis (Plattendicke/Lochdurchmesser) wird typischerweise unterhalb gehalten 8:1 für zuverlässige Beschichtung. | Kleinerer Durchmesser (z. B. 0,2 mm – 0,5 mm für Durchkontaktierungen). Microvias können ≤ 0,1 mm sein. Seitenverhältnisse für Durchkontaktierungen werden ebenfalls überschaubar gehalten, während Microvias sehr niedrige Seitenverhältnisse aufweisen. | PTHs verbrauchen mehr Platz. Die falsche Verwendung eines großen PTHs, wo ein kleines Via ausreichen würde, verschwendet wertvollen Leiterbahnraum, besonders in dichten Designs, was die Lagenanzahl und die Kosten unnötig erhöht. |
| Fertigungs- & Kostenfokus | Erfordert präzise Lochgrößenkontrolle für den Bauteilsitz. Kostentreiber: Bohren größerer Löcher und Sicherstellung der Beschichtungsintegrität für mechanische Festigkeit. | Fokus auf Beschichtungszuverlässigkeit für Leitfähigkeit. Kostentreiber: Laserbohren für Microvias/HDI, zusätzliche Laminierungsschritte für Sacklöcher/vergrabene Durchkontaktierungen. | Für die Funktion optimieren. Für reine Leitungsführung das kleinste zuverlässige Via verwenden. Für Bauteile einen richtig dimensionierten PTH verwenden. Jericos kostenlose DFM-Prüfung meldet diesen häufigen Fehler. |
| Thermische & Stromrolle | Kann über den Bauteilleiter selbst erheblichen Strom/Wärme leiten. Der PTH-Schaft bietet zusätzliche thermische Masse. | Primäres Wärmemanagement-Werkzeug (thermische Vias). Die Strombelastbarkeit ist durch die dünne Schaftbeschichtung begrenzt, es sei denn, sie ist speziell ausgelegt (z. B. gefüllte Vias). | Zur Wärmeableitung sind Arrays von thermischen Vias unter einem Pad effektiver als ein einzelnes PTH. Für hohen Strom sind spezielle gefüllte Vias oder mehrere parallele Vias erforderlich. |
Warum falsche Entscheidungen Sie teuer zu stehen kommen: Reale Szenarien
- Szenario 1 (Zuverlässigkeitsausfall): Ein Designer verwendet ein Standard-Via zur Montage eines Header-Pins. Während des Wellenlötens steigt Lötzinn im Via-Schaft nach oben und hinterlässt eine Lücke in der Verbindung. Vibrationen im Feld führen zum Bruch der spröden Verbindung. Grundursache: Via als PTH verwendet.
- Szenario 2 (Auswirkungen auf Kosten & Leistung): Aus „Sicherheit“ verwendet ein Designer 0,8 mm PTHs für alle Lagenübergänge auf einer 16-lagigen digitalen Platine. Dies verbraucht 30 % mehr Leiterbahnfläche, erzwingt einen Wechsel von einem 8-Lagen- zu einem 10-Lagen-Stackup, erhöht die Platinenkosten um 25 % und fügt Hochgeschwindigkeitsleitungen unnötige parasitäre Induktivität hinzu. Grundursache: Übermäßige Verwendung von PTHs, wo Vias angemessen wären.
Fortschrittliche Via-Technologien: Lösung für Hochstrom-, Wärme- und HDI-Herausforderungen
Sobald die grundlegende Unterscheidung zwischen PTH und Via gemeistert ist, ist die nächste Stufe die Auswahl und Spezifikation des richtigen Via-Typs für Ihre elektrischen und thermischen Anforderungen. Standard-Durchkontaktierungen sind für fortgeschrittene Anwendungen oft unzureichend.
1. Die Lösung für Hochstrom & Wärme: Gefüllte und verdeckte Vias
In der Leistungselektronik (EV-Ladegeräte, Motorantriebe) und bei Hochleistungs-LED-Anwendungen sind Standard-Via-Schäfte ein Engpass für Strom und Wärme. Ein Via mit 0,3 mm Durchmesser und 25 µm Kupferwand hat einen Gleichstromwiderstand von mehreren Milliohm und eine begrenzte thermische Masse.
Jericos technische Lösung: Wir bieten Via-Füllung und Kupferverschluss als Kernkompetenz an, oft integriert mit unserer Heavy Copper PCB Technologie.
- Thermisch leitfähige Epoxidfüllung: Vias unter Leistungsbauteilen werden mit einem Spezialepoxid gefüllt. Dies 1) verhindert Lötzinnaufstieg während der Montage, 2) bietet einen direkten thermischen Pfad zu inneren Ebenen oder zur gegenüberliegenden Seite und 3) fügt mechanische Unterstützung hinzu.
- Kupferversiegelte Vias (VIPPO): Für höchste Strombelastbarkeit und Wärmeleitfähigkeit werden Vias vollständig mit Kupfer elektroplattiert. Dies schafft eine massive Kupferbrücke durch die Platine, reduziert den Widerstand um über 50 % und wirkt als hervorragende thermische Säule. Dieser Prozess ist entscheidend für IPC Klasse 3 und IATF 16949 konforme Automobilplatinen, bei denen die langfristige Zuverlässigkeit bei thermischen Zyklen nicht verhandelbar ist.
Leistungsdaten: Für ein 0,3 mm Via in einer 1,6 mm dicken Platine, die 5 A Gleichstrom führt:
• Standard-Via: ~4,2 mΩ Widerstand, ~0,8 °C/W thermischer Widerstand.
• Kupferversiegeltes Via: ~1,8 mΩ Widerstand, ~0,3 °C/W thermischer Widerstand.
Dies bedeutet ~60% weniger Verlustleistung und ~60% bessere Wärmeübertragung, was eine höhere Leistungsdichte oder erhöhte Zuverlässigkeit ermöglicht.
2. Die Lösung für HDI & Signalintegrität: Microvias und Blind/Buried Vias
Für High-Speed-Digitaldesigns (Server-Motherboards, FPGA-Boards) und platzbeschränkte Geräte (Smartphones, Wearables) sind herkömmliche Durchkontaktierungen ein Haupthindernis. Sie durchdringen alle Lagen und erzeugen lange parasitäre „Stubs“, die wie Antennen wirken und Signale reflektieren sowie die Integrität bei Multi-Gigabit-Raten beeinträchtigen.
Jericos HDI-Expertise: Unsere HDI PCB Die Fertigung nutzt lasergebohrte Microvias und sequentielle Laminierung zur Erstellung präziser Verbindungen.
- Microvias (⌀ ≤ 0,15 mm): Diese werden per Laser gebohrt und verbinden nur zwei benachbarte Lagen (z. B. L1-L2 oder L2-L3). Sie eliminieren Stubs vollständig und reduzieren dadurch parasitäre Kapazität und Induktivität drastisch.
- Blind- und Buried Vias: Blind-Vias verbinden eine äußere Lage mit einer inneren, durchdringen aber nicht die gesamte Platine. Buried-Vias verbinden nur innere Lagen. Diese Strukturen, die durch sequentielle Laminierung aufgebaut werden, geben 100 % des Leiterbahnraums auf Lagen frei, mit denen sie keine Verbindung haben, was eine höhere Bauteildichte ermöglicht.
Auswirkung auf die Signalintegrität: Der Ersatz eines Durchkontaktierungs-Vias in einem 10-lagigen 100-Ohm-Differentialpaar durch eine Stub-lose Microvia/Blind-Via-Kombination kann den Einfügungsverlust bei 10 GHz um 0,5-1,0 dB verbessern und unerwünschte Resonanzen erheblich reduzieren, was eine sauberere Datenübertragung für Protokolle wie PCIe 5.0 oder 112G SerDes ermöglicht.
Der Jerico-Vorteil: Von der Designprüfung bis zur zertifizierten Zuverlässigkeit
Die Spezifikation der richtigen Via-Technologie ist vergeblich, wenn Ihr Hersteller diese nicht präzise und wiederholbar umsetzen kann. Jerico überbrückt die Lücke zwischen Designabsicht und gefertigter Realität.
Direkte DFM-Partnerschaft ab Werk
Als direkter Herstellerprüfen unsere Ingenieure Ihr Design vor der Werkzeugerstellung. Wir prüfen nicht nur Regeln, sondern geben umsetzbare Rückmeldungen:
- „Ihr 0,2-mm-Via in der 2,4-mm-Stromschiene hat ein Seitenverhältnis von 12:1. Für eine zuverlässige Kupferbeschichtung gemäß IPC-6012 empfehlen wir die Vergrößerung des Lochdurchmessers auf 0,25 mm oder die Verwendung eines Via-in-Pad mit Füllung.“
- „Das thermische Via-Array unter dem QFN kann von einem 3×3-Gitter aus Standard-Vias auf ein 2×2-Gitter aus kupferverschlossenen Vias für vergleichbare Leistung optimiert werden, wodurch Platz gespart wird.“
Zertifizierter Prozess, garantierte Zuverlässigkeit
Unsere IATF 16949 und IPC Klasse 3 Verpflichtungen werden direkt auf die Via-Bildung angewendet:
- Kontrolle der Schichtdicke: Wir stellen sicher, dass die Via-Schaft-Kupferbeschichtung die IPC Class 3-Anforderungen erfüllt oder übertrifft (typischerweise ≥20 µm), verifiziert durch Querschneiden.
- Materialkompatibilität: Für Hochfrequenz- oder keramikbasierte Platinenverwenden wir kompatible Füllmaterialien und Prozesse, die thermische Ausdehnungskoeffizientenunterschiede (CTE) berücksichtigen und Risse im Via-Schaft verhindern.
- Kein Mindestbestellwert (MOQ), schnelle Prototypenfertigung: Testen Sie Ihre fortschrittlichen Via-Strategien mit unseren 1-Stück-Bestellungen und und 24-Stunden-Expressdiensten. Validieren Sie die Leistung, bevor Sie sich für Großserien entscheiden. Optimieren Sie Ihre Via-Strategie mit einer kostenlosen DFM-Analyse
Lassen Sie das Via-Design nicht zur Nebensache werden. Reichen Sie Ihre Designdateien zur umfassenden Prüfung durch das Ingenieurteam von Jerico ein. Erhalten Sie einen detaillierten Bericht über Strombelastbarkeit, thermische Leistung und Herstellbarkeit jedes kritischen Vias und PTHs in Ihrem Design.
Laden Sie Ihr Gerber für eine kostenlose Via-DFM-Prüfung hoch
Via & PTH Design: Experten-FAQF: Wie berechne ich die Strombelastbarkeit eines Vias?
Querschnittsfläche des Kupferkessels:
- I_max ∝ (π * d * t), wobei d der fertige Lochdurchmesser und t die Beschichtungsdicke ist. Zulässige Temperaturerhöhung:
- Ein gängiger Standard ist eine Erhöhung um 10 °C. Der thermische Widerstand des Vias zu den Ebenen/Umgebung ist entscheidend. Anzahl der parallelen Vias:
- Für einen Strom von 5 A ist die Verwendung von 2-3 Standard-Vias parallel oft sicherer und zuverlässiger als ein einziges großes Via. Jericos Empfehlung:
Blind/Buried Vias (HDI):
- Diese werden während der sequentiellen Laminierung erstellt und erzeugen physisch keinen Stub . Dies ist die sauberste, leistungsfähigste Lösung, aber sie erhöht die Kosten und die Komplexität. Ideal für sehr hochdichte Verbindungen (HDI) und die höchsten Signalgeschwindigkeiten (>25 Gbit/s).Backdrilling:
- Ein sekundärer Bohrvorgang entfernt den leitenden Stub von einem Standard-Through-Via nach der Beschichtung. Es ist eine kostengünstige Alternative für dickere Platinen mit geringerer Lagenanzahl bei denen HDI sonst nicht benötigt wird. Es verbleibt jedoch ein nicht leitender Luftspalt im Loch, der Verunreinigungen einschließen kann und für alle Zuverlässigkeitsstandards (z. B. einige Automobilanwendungen) nicht akzeptabel ist. Die Wahl:
IPC-6012:
- Qualifizierungs- und Leistungsspezifikation für starre Leiterplatten. Definiert die Akzeptanz für Beschichtungsdicke (z. B. Klasse 3 erfordert mindestens 20 µm im Loch), Lufteinschlüsse und Lochwandintegrität. Dies ist die übergreifende Qualitätsanforderung. IPC-A-600:
- Akzeptanz von Leiterplatten. Das visuelle Gegenstück zu IPC-6012 mit Bildern, die akzeptable gegenüber fehlerhaften Zuständen für Vias und PTHs definieren (z. B. Beschichtungsnoppen, Risse, Rauheit). IPC-4761:
- Design-Leitfaden für den Schutz von Leiterplatten-Via-Strukturen. Behandelt Via-Tenting-, Füll- und Verschlussmethoden zum Schutz vor Kontamination und Lötzinnaufstieg. IPC-7093:
- Design- und Montageprozessimplementierung für BGAs. Enthält wichtige Informationen zum Via-in-Pad-Design, das für moderne Bauteile entscheidend ist und oft gefüllte Microvias erfordert. Bei Jerico bedeutet unsere
